一个简单的verilog程序,求指导~

2025-04-09 12:20:27
推荐回答(1个)
回答1:

大致看了下,直觉上感觉问题应该在那个条件上
always @(negedge clk_50M or posedge clear)
你为什么要把它弄成沿触发呢,去掉posedge clear换成电平触发试下吧