FPGA内部需要使用某时钟，除了PCB上时钟管脚接上时钟，同时在管脚约束要锁定这个管脚为输入IO，并在内部逻辑使用这个管脚输入的时钟，保证在综合时不被优化掉。 内部没有进行管脚约束或者逻辑根本没有使用这个时钟管脚，这个管脚会是高阻或者为高电平（可以设置），如果此时你在PCB上把这个管脚接了时钟，那这个时钟不会输入到FPGA内部，当然也不会对内部逻辑产生影响。
