VHDL提供了SIGNAL和VARIABLE这两种对象来处理非静态数据，同时提供了CONSTANT、GENERIC来处理静态数据。 信号可以在PACKAGE、ENTITY和ARCHITECTURE中声明，而变量只能在一段顺序描述代码的内部声明。因此，信号是全局的，而变量通常是局部的。
