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能不能解释一下这个verilog语句 clk_3 <= (clk_2 <= ~clk_2); 改成vhdl语言应该怎么写呢？
能不能解释一下这个verilog语句 clk_3 <= (clk_2 <= ~clk_2); 改成vhdl语言应该怎么写呢？
2025-04-06 04:15:02
推荐回答（1个）
回答1：
你在process的敏感列表里加上另一个时钟，然后里面照着另一个时钟写，有问题吗？我用verilog的vhdl也不是特别熟悉。
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