module fpq(clk,q);
input clk; //输入时钟
output reg q; //输出q，寄存器类型
reg [24:0] q1; //中间25位信号
always @(posedge clk)
begin
if(q1==200000) q1=0; //当遇到clk上升沿时q1自加1，加到200000时，复位到0重新开始
else q1=q1+1;
end
always @(posedge clk ) //当遇到clk上升沿，并且q1小于100000时，q为0，否则为1
begin
if(q1<=100000) q=0;
else q=1;
end
endmodule
q1==200000和q1<=100000 是怎么来的？
这个是自己按照分频需求写的。
还有，你这个分频器少个复位，我看着好别扭~~
纯手打，请采纳！！兄弟！！！！
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